SmGen adalah generator mesin negara terbatas untuk Verilog. Bukan alat entri FSM sekalipun. Masukannya adalah Verilog seperti perilaku. SmGen menghasilkan desain berbasis synthesizabe FSM darinya. Batas jam secara eksplisit disediakan oleh desainer.
Riwayat versi
- Versi files diposting di 2010-06-11
Beberapa perbaikan dan pembaruan - Versi N/A diposting di 2010-06-11
Detil Program
- Kategori: Pengembangan > Lain
- Penerbit: smgenerator.sf.net
- Lisensi: Gratis
- Harga: N/A
- Versi: Array
- Platform: linux